CMOS逻辑和存储器共同构成了半导体器件生产的绝大部分。本文考虑的内存类型是DRAM和非易失性内存(NVM)。重点是商品、独立芯片，因为这些芯片往往会推动内存技术。然而，嵌入式存储芯片预计将遵循与商品存储芯片相同的趋势，通常会有一些时间滞后。对于DRAM和NVM，都考虑了详细的技术要求和潜在的解决方案。

DRAM的发展方向

对于DRAM，主要目标是继续将1T-1C单元的封装尺寸扩大到4F2的实际极限。挑战在于垂直晶体管结构、高κ电介质以提高电容密度，同时保持低泄漏。一般来说，DRAM的技术要求随着缩放而变得更加困难。在过去的几年中，DRAM引入了许多新技术（例如，nm氟化氩(ArF)浸没式HighNA光刻技术和双图形技术、改进的单元FET技术，包括鳍型晶体管、掩埋字线/单元FET技术等等）。

由于DRAM存储电容器在物理上随着尺寸缩小而变小，因此等效氧化物厚度(EOT)必须急剧缩小以保持足够的存储电容。为了扩展EOT，需要具有高相对介电常数(κ)的介电材料。因此，采用高κ(ZrO2/Al2O/ZrO2)的金属-绝缘体-金属(MIM)电容器作为接地规则在48nm和30nm半间距之间的DRAM的电容器。和这个材料进化和改进一直持续到20nmHP和超高κ（钙钛矿κ50~）材料被释放。此外，高κ绝缘体的物理厚度应按比例缩小以适应最小特征尺寸。因此，电容器的3-D结构将从圆柱形变为柱形。

另一方面，随着外围CMOS器件的微缩，这些器件形成后的工艺步骤需要低温工艺流程。这对于通常在CMOS器件形成后构建的DRAM单元工艺来说是一个挑战，因此仅限于低温处理。DRAM外围设备要求可以放宽Ioff但需要更多Ion的低待机功耗(LSTP)设备。但是，在未来，将需要高κ金属栅极来维持性能。

另一个重要主题是从6F2到4F2cell的迁移。由于半间距缩放变得非常困难，因此不可能维持成本趋势。保持成本趋势并逐代增加总比特输出的最有希望的方法是改变单元尺寸因子(a)缩放比例（其中a=[DRAM单元尺寸]/[DRAM半间距]）。目前6F2（a=6）是最常见的。例如，垂直单元晶体管是必需的，但仍然存在一些挑战。另一种选择是使用3DDRAM。

总之，需要保持足够的存储电容和足够的单元晶体管性能以在未来保持保留时间特性。他们的困难要求正在增加，以继续扩展DRAM设备并获得更大的产品尺寸（即16Gb）。除此之外，如果与引入新技术相比，成本微缩的效率变差，那么DRAM微缩将会停止，而采用3D单元堆叠结构，或者采用新的DRAM概念。

Flash的演进方式

有几种交叉的存储器技术具有一个共同的特征——非易失性。要求和挑战因应用而异，范围从仅需要Kb存储的RFID到芯片中数百Gb的高密度存储。非易失性存储器可分为两大类——闪存（NANDFlash和NORFlash）和非基于电荷的存储存储器。非易失性存储器基本上无处不在，许多应用程序使用通常不需要前沿技术节点的嵌入式存储器。MoreMoore非易失性存储器表仅跟踪前沿独立部件的存储器挑战和潜在解决方案。

闪存基于简单的单晶体管(1T)单元，其中晶体管既用作访问（或单元选择）设备又用作存储节点。目前闪存服务于99%以上的应用。

当存储电子的数量达到统计极限时，即使可以进一步缩小器件尺寸，实现更小的单元，存储器阵列中所有器件的阈值电压分布也变得不可控，逻辑状态不可预测。因此，存储密度不能通过持续缩放基于电荷的设备来无限增加。然而，通过垂直堆叠存储层可能会继续有效提高密度。

通过完成一个设备层然后完成另一层等等来堆叠的经济性值得怀疑。如图MM-9所示，在堆叠几层设备后，每位成本开始上升。此外，由于复杂处理增加的互连和良率损失导致阵列效率下降，可能会进一步降低此类3D堆叠的每比特成本优势。

在年，业内提出了一种“punchandplug”方法来垂直制造位线串，以大大简化加工步骤。这种方法使3D堆叠设备只需几个步骤，而不是通过重复处理，从而为NAND闪存提供了一条新的低成本扩展路径。图MM-9说明了一种这样的方法。最初创造的bit-cost-scalable（或BiCS）架构将NAND串从水平位置转为垂直位置90度。字线（WL）保持在水平面上。如图MM-9所示，这种类型的3D方法比完整设备的堆叠要经济得多，并且成本效益不会达到相当高的层数。

自年以来，已经提出了许多基于BiCS概念的架构，当中包括一些使用浮栅而不是电荷捕获层进行存储的架构，这些技术在过去2-3年中已经投入量产。一般来说，所有3DNAND方法都采用了一种策略，即使用比传统2DNAND大得多的面积占用空间。3DNAND的x和y尺寸（相当于2D中的单元尺寸）在nm范围内甚至更高，而最小的2DNAND约为15nm。更大的“单元尺寸”是通过堆叠大量存储层来实现具有竞争力的封装密度的。

3DNAND的经济性因其复杂而独特的制造需求而变得更加混乱。尽管较大的单元尺寸似乎放宽了对细线光刻的要求，但要实现高数据速率，最好使用largepagesize尺寸，而这又会转化为细间距位线和金属线。因此，即使单元尺寸很大，金属线仍然需要约20nm的半间距，这只能通过具有双图案的i光刻来实现。深孔刻蚀难度大、速度慢，刻蚀产量一般很低。沉积多层电介质和/或多晶硅，以及多层膜和深孔的计量都是对陌生领域的挑战。这些都转化为对新设备和占地面积的大量投资，以及对晶圆流和良率的新挑战。

最终的未知数是可以堆叠多少层。

层的堆叠似乎没有硬性物理限制。超过一定的纵横比（也许是:1？）时，当反应离子蚀刻过程中的离子被侧壁上的静电荷弯曲并且不能进一步向下移动时，蚀刻停止（etch-stop）现象可能会限制一次操作中可以蚀刻的层数.然而，这可以通过堆叠更少的层、蚀刻和堆叠更多的层（以更高的成本）来绕过。

堆叠许多层可能会产生使晶圆弯曲的高应力，尽管这需要仔细设计，但它似乎并不是无法解决的物理极限。即使在层（每层约50nm）时，总堆叠高度约为10μm，仍然与逻辑IC的10-15层金属层处于同一范围内。这种层厚度不会显着影响裸芯片厚度（目前最薄约为40μm）。

然而，在0层时，总层厚度可能会导致厚die不符合在薄封装中堆叠多个die（例如，16或32）的形状因数。目前量产层，+层有望实现，甚至、层也有可能。除了处理挑战之外，堆叠更多层还增加了接触更多字线所需的面积开销。该区域开销，加上增加的处理复杂性，最终将通过添加更多层来降低成本效益。

当堆叠更多层被证明太困难时，面积x-y足迹的重新缩小可能最终会开始。然而，这种趋势并不能保证。如果孔纵横比是限制因素，那么缩小占位面积不会降低该比率，因此也无济于事。此外，与紧密间距的2DNAND相比，更大的单元尺寸似乎至少部分有助于3DNAND的更好性能（速度和循环可靠性）。x-y缩放是否仍能提供这样的性能尚不清楚。

因此，未来几代的路线图预测在年与当前节点保持一致。另一方面，增加每个存储单元的存储位数虽然在技术上具有挑战性，但似乎取得了进展。这在一定程度上是为了利用3DNAND器件本质上更大，因此存储的电子更多，更容易制成更多的逻辑电平。

目前4位/单元器件(QLC)正在量产，并且乐观地认为5位/单元甚至更多可能在不久的将来变得可行。一个单元中更多的存储位需要在性能上做出一些折衷，因为它需要更长的时间来编程和读取，并且在将逻辑电平压缩在一起时可靠性会受到影响。然而对于许多读取密集型应用程序来说，为了降低成本，这种权衡是可以接受的。

新兴存储的不确定性

由于存储电荷太少，2DNANDFlash缩放受到统计波动的限制，一些不基于电荷存储的非常规非易失性存储器（铁电或FeRAM、磁性或MRAM、相变或PCRAM，以及电阻或ReRAM）正在开发中，形成通常称为“新兴”存储器的类别。

尽管2DNAND正在被3DNAND取代（不再受制于电子太少的缺点），但基于非电荷的新兴存储器的一些特性（例如低电压操作或随机存取）正在被各种各样的应用

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