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实现纳米以下小型化的关键技术之一是芯片背面的供电。这种新方法提高了信号完整性(SI)
背面电力传输网络（BPD、BSP或BSPDN）将晶圆正面和背面之间的信号和电力交换分开。传统上，电源是通过使用BEOL（后端生产线）工艺在晶圆正面制造的低电阻金属线网络来实现的该配电网络(PDN)与信令网络或设计用于传输信号的互连共享空间。然而，BSPDN消除了这一点，允许互连扩展继续进行。通过降低金属图案的复杂性来降低成本。英特尔、三星和台积电都宣布计划在2nm节点附近实施某种形式的BSPDN。
目录为什么需要BSPDN？
背面供电网络框架
埋地电源轨
电源通道
实现BSPDN的漫长道路
为什么需要BSPDN？BSPDN是解决能源问题的一次尝试，能源问题是晶体管小型化的主要问题之一。具体来说，这是与电源相关的电阻问题。您可能在学生时代在课堂上听说过电阻是一种表示材料抵抗电流强度的属性。众所周知，铜等材料的电阻较低，但随着铜线尺寸的减小，其电阻开始呈指数级上升。
关于因小型化而导致的电阻增加钴等新金属层已作为中间解决方案出现。钴用于帮助电线保持向晶体管发送信号和电力所需的电荷，但它已达到其极限，这阻碍了晶体管的缩小。
为了通过封装为晶体管供电，电子通过金属线和通孔穿过BEOL堆栈的所有15至20层，这些金属线和通孔越靠近晶体管就越窄（因此电阻更大）。此时，电子失去能量，导致供电中断，当功率降低时，IR（电阻）降低。一旦接近晶体管，在标准单元级，电子就会到达BEOL的MINT层中配置的VDD和VSS电源和接地轨。这些导轨占据了每个标准单元之间和边界处的空间。从这里开始，它通过中线布线网络连接到每个晶体管的源极和漏极。
传统前端供电网络的示意图从能源角度来看，在封装内移动电力是最重要的事情之一，因为它会影响半导体的整体性能和功率。但除了半导体微米级电阻的挑战之外，典型的半导体功率分布层正在达到其复杂性的极限。典型的半导体在晶圆的正面分层堆叠，并且长期以来一直以这种方式进行缩放，但由于金属分布网络的多层数，IR（电阻）压降现在正在累积并变得难以控制。它开始变得势不可挡。
电源网络设计裕度允许10%的IR压降。如果高于此值，就会威胁到设备的性能。
特别是“电源互连”在复杂的BEOL网络中日益争夺空间，至少占布线资源的20%。此外，在标准单元级，电源和接地轨占据相当大的面积，限制了标准单元的进一步高度缩放。在系统层面，功率密度和IR压降急剧增加，要求设计人员在稳压器和晶体管之间保持可接受的10%功率损耗裕度。
连续的层会导致电压降，而较小层中的较高电阻可以补偿这一点。这些构成半导体背景的层对于最重要的层（实际晶体管本身）的总体设计至关重要。然而，如此大规模的层压在正面是不可能的。那我该怎么办呢？这就是背面供电网络(BSPDN)发挥作用的地方。这将信号层和电源层分开，这是重组半导体结构内部的巧妙方法。
背面供电网络框架到目前为止，配电网络和信号网络都位于同一表面，但是通过将整个配电网络移至硅晶圆的背面，可以非常容易地为更多晶体管确保空间。
这使得电子可以直接通过宽的低电阻金属线为标准单元供电，而无需通过复杂的BEOL堆栈。这种方法有望改善IR压降、提高功率传输性能、减少BEOL中的布线拥塞，并且如果设计得当，还可以进一步扩展标准单元高度。
背面电力传输网络允许电力传输与信号网这项新技术是前所未有的，但却是先进封装趋势的延伸。过去，只制作半导体的一侧，但现在使用混合键合将芯片键合在一起。工程师们意识到，通过将电源层粘合到芯片的底部，可以节省空间并解决电阻问题。
BSPDN将电源轨移至逻辑单元之外，从而增加了逻辑密度。应用材料公司估计这相当于两代光刻缩放。由于电源直接在晶体管下方供电，因此IR压降显着降低。
通过移动电源轨，标准单元的面积可以增加20%到0%
Arm和imec进行的仿真和制造研究表明，如果NanoTSV的间距可以小于2μm，则背面电力传输的效率可以是前端电力传输网络的七倍。
以下是应用材料公司对从Planar转向FinFET、GAA以及最终采用BSPDN的GAA的缩放效应的预测。在GAA之前，这是由于光刻技术的进步，但BSPDN的不同之处在于，这种减少是通过先进封装来实现的。
BSPDN方法非常新，有多种架构，例如埋入式电源轨(BuriedPowerRails)、PowerVia和背面接触源极/漏极(BacksideContacttoSource/Drain)，每种架构都有优缺点，总结如下。
随着晶圆工艺变得更加复杂，BSPDN方法预计会产生各种缩放效应。
理想的供电网络(PDN)将在任何活动期间为IC上的有源电路提供恒定且稳定的电源电压。这里的关键参数是PDN在所有互连路径中的直流电阻，从IC的电源引脚到电路的晶体管。
应用材料公司董事总经理MehulNaik解释了每项实施：
“在第一种方法（埋地电源轨）中，逻辑单元固定电源轨，并且背面供电网络通过纳米TSV（硅通孔）连接到电源轨。在第二种方法（PowerVia）中，没有逻辑单元中的电源轨。相反，PowerVia将功率从背面网络直接传输到单元或晶体管触点。这种方法更复杂，但它提高了电源效率并允许缩放单元面积。第三种方法（背面接触到S）/D)将电源从背面网络直接连接到每个晶体管的源极和漏极。
埋地电源轨第一个埋地式电源轨由Imec开发。Imec是最早开发背面供电方法的公司之一。
BPR是埋在晶体管下方的金属线结构，部分位于Si衬底中，部分位于浅沟槽隔离氧化物中。这起到了通常在标准单元级BEOL中实现的VDD和VSS电源轨的作用。从BEOL到FEOL的历史性转变可以减少MINT轨道的数量，从而进一步减少标准单元。此外，通过将其设计为垂直于标准单元，可以减小导轨的尺寸，从而进一步降低IR压降。
“背面电力传输和埋地电源轨（BPR）有一个从源极/漏极区域从M0到BPR的过孔。TSV穿过硅并落在BPR上，但BPR是在制造之前制作的。TSV位于栅极形成之前和源极/漏极外延形成之前的纳米片鳍之间。这就是不使用铜、钨、钼或钌的原因之一。”IMEC高级研究员兼副总裁EricBeyne解释道。研究与开发兼D系统集成项目总监。
背面电源网络实施的示意图，其中纳米片通过BPR和nTSV连接到晶圆背面。
当BPR与NanoTSV结合使用时，可以充分展示其潜力，NanoTSV是在减薄晶圆背面加工的高深宽比通孔。这样可以实现从晶圆背面到前端有源器件的最高效供电，从而在降低IR压降方面产生最大效果。
将这些纳入制造流程本身就是一个挑战。全栅和金属沉积物使鳍片更厚，相邻鳍片之间的间距变得更紧密，因此我们必须使用更小的特征尺寸和更深的通孔。背面电源轨的短通孔可以放置在BPR沿线的狭小空间中，并提供良好的性能优势。
BPR平行于鳍方向延伸，部分嵌入浅沟槽中的绝缘体中，部分嵌入硅衬底中。与M0和M1上有电源轨的传统电网不同，这可以降低标准单元高度。台积电计划采用这种埋入式电源轨。
电源通道您以前可能听说过PowerVia。这是英特尔计划于年左右在20A(Angstrom)节点与RibbonFET(GAAFET)一起推出的背面供电方法。
左图显示了晶圆顶部混合电源和信号布线的设计。右图是英特尔的新技术“PowerVia”，实现了业界首个背面供电网络。
电源布线位于晶圆背面、晶体管层下方。电源通过针对电源传输而优化的金属层网络直接从封装传输到晶体管，包括最大金属体积以实现低电阻（低损耗）和良好接地（确保电源完整性）。同样，在信号层（顶部），预留空间用于分隔信号走线，缩短走线，减少弯角，并使用介电材料优化信号走线，减少信号干扰，功率损耗和耦合效应显着降低。
使用nanoTSV将信号和电源连接到晶体管层。该TSV的尺寸是当今尖端IC封装中使用的TSV的1/。如上所述，这种PowerVia是一种比埋地电源轨更复杂的技术。
PowerVia是一项尚未实现的技术，但考虑到埋入式电源轨可以用当前的工具来完成，台积电不会出错。因此，台积电通常追求保守但可实现的架构选择，而英特尔似乎更积极地通过开发新技术来寻求性能改进。
英特尔逻辑高级副总裁SanjayNatarajan表示：“我们相信，英特尔的PowerVia可以在背面供电网络和传统源触点之间实现更直接、单一功能的连接，从而实现比imec的方法低得多的电阻值。”总裁兼技术开发联席总经理。
实现BSPDN的漫长道路然而，在制造工厂中实施BSPDN需要进行一些流程和材料更改。下面，我们将发布创建埋轨流程（BSPDN之一）实施的流程。在此实施中，将非常薄的晶圆背面处理的NanoTSV放置。诸如在晶圆正面加工的按比例缩小的FinFET等器件通过BPR和纳米TSV连接到晶圆的背面。
背面电力传输网络流程需要在50nmSiGe层和50nm硅外延层顶部的极薄晶圆，厚度小于nm。埋钌电源轨的电阻比钨轨低40%。晶圆键合后，该工艺继续进行减薄、CMP、干法和湿法蚀刻、TSV和M1形成。
重要的是，如果像当今所有晶圆厂那样首先处理晶体管，则不一定需要在2nm节点采用新的互连金属。事实上，英特尔的PowerVia似乎能够做到这一点。Natarajan表示：“为了最大限度地提高PowerVia的性能，我们设计的PowerVia工艺与传统前端接触金属（包括钨）和先进金属工艺兼容。”
BSPDN带来的变化也将带来设计上的重大变化。整个方法还有一个新名称：设计技术协同优化(DTCO)。DTCO是制造成本高的一个很好的例子，而这些技术挑战将成为未来扩大规模的途径。下图显示了DTCO导致密度缩放的速率。
DTCO将从一个微妙的变化转变为扩大半导体规模的实际方法。这会导致成本和设计的增加，使芯片变得更加昂贵和复杂，但它为半导体制造增加了重要的步骤和工艺。当然，它的复杂性使其适合半容量。
应用材料公司董事总经理MehulNaik将背面供电描述为DTCO的一种形式，其中设计和工艺创新可带来系统级优势。它还强调了构建背面nanoTSV时存在的热限制。
“我们需要使晶体管源极的背面接触电阻尽可能低。这通常需要高温外延和退火步骤。应用材料公司在高真空中执行多达七个步骤，包括预清洁、选择性硅化物薄膜、ALD或PVD衬垫薄膜以及用于新金属填充的腔室。我们正在开发一种低温解决方案。通过共同优化的CMP工艺，背面接触层将完全均匀化，在此基础上我们可以构建铜背面分布网络。”
此外，为了实现BSPDN，需要工艺和工具的不断发展，不仅包括薄膜、蚀刻、光刻和湿法技术，还包括晶圆键合和薄膜技术。
如何改善微缩的一种具体机制是一种微观层面的先进封装形式，其中涉及晶圆到晶圆键合（混合键合），它将两个芯片翻转成一个芯片，这是由于连接。BSPDN只是扩展过程中的第一个示例。这里的新技术是混合键合。下图左侧显示了旧互连方案，右侧显示了新互连方案。
如果您查看右图，您可以看到黑色和灰色金属层，它们是将两个芯片连接在一起以创建分隔信号和晶体管电平的背面网络的混合结层。除了解决电阻问题外，电池尺寸还可缩小20-0%。
更令人惊讶的是，BPR有一个扩展到PowerVia，然后扩展到背面接触源极/漏极的路线图。混合键合是一件大事，这种效果需要更多的硅、更多的步骤以及全新且非常重要的工具。晶圆到晶圆和芯片到晶圆工具极其重要。
许多公司都在追求这一目标，其中包括应用材料公司(AppliedMaterials)，该公司正在与BESI合作提供芯片到晶圆(die-to-wafer)工具。另外，我们不要忘记TokyoElectron的新工具Wafer-to-Wafer。这些市场是巨大的增量增长驱动力，互连机会的增长速度预计是WFE的三倍。找到受这一趋势影响最大的半盘股公司可能是半盘股相对基本面优异表现的一个显着优势。为了获得更好的面积效率和改进的性能，背面供电网络(BSPDN)是一个有吸引力的选择。
两家最大晶圆厂的命运将取决于先进封装决策，而不是光刻决策，并且很可能受到其他先进封装决策的推动，而不仅仅是BSPDN类型决策。
来源
应用材料公司：接线和集成芯片的新方法(PDF)
imec：如何从背面为芯片供电
IEEESpectrum：下一代芯片将从下面供电
半导体工程：背面电力传输的挑战
作者声明：内容由AI生成