一、半导体工艺的节点和发展
随着广泛的应用和资本家对于利润的追求，半导体工艺上世纪末开始飞速发展，实际上由于集成电路的发明，集成电路工艺成为半导体工艺的主角。其发展轨迹也印证了摩尔定律，随着个人智能设备如手机的普及，.。。。nm、nm、90nm、65nm、40nm、28nm、16nm(纳米)。。。一路发展，这个叫做技术节点，是ITRS（国际半导体技术发展蓝图）根据工艺技术的发展制定的，年开始提出“等效扩展”（而不是几何扩展）。
1、技术节点的含义：
图一：节点-半间距-沟道长简单地说，在早期的时候，可以姑且认为是相当于晶体管的尺寸（如图一）。这个沟道的长度，和前面说的晶体管的尺寸，大体上可以认为是一致的。但是二者是有区别的，沟道长度是一个晶体管物理的概念。后期（见图一）用于技术节点的那个尺寸，是制造工艺的概念，二者相关，但是不相等。
主要半导体工艺节点你会发现是一个大约为0.7为比的等比数列，等效面积减半。当然，前面说过，在现在，这只是一个命名的习惯，跟实际尺寸已经有差距了。
2、工艺节点的影响（集成度、频率、功耗等）
图二：35年集成电路工艺特性变化理论上这个尺寸代表了工艺的先进程度包括性能：
首先因为晶体管尺寸越小，速度就越快（图二年前）。因为晶体管（在开关电路中一般是指绝缘栅场效应管）的作用，简单地说，是把电子从一端(S)，通过一段沟道，送到另一端(D)，这个过程完成了之后，信息的传递就完成了。因为电子的速度是有限的，在现代晶体管中，一般都是以饱和速度运行的，所以需要的时间基本就由这个沟道的长度来决定。越短，就越快。
其次尺寸缩小之后，集成度（单位面积的晶体管数量）提升，这有多个好处，一来可以增加芯片的功能，二来更重要的是，根据摩尔定律，集成度提升的直接结果是成本的下降。这也是为什么半导体行业50年来如一日地追求摩尔定律的原因，因为如果达不到这个标准，你家的产品成本就会高于能达到这个标准的对手，你家就倒闭了。
再有晶体管缩小可以降低单个晶体管的功耗，根据经典的模型（IBM提出的DennardScaling）下同电场、面积越小需要的电压越低，因为缩小的规则要求，同时会降低整体芯片的供电电压，进而降低功耗。不过单位面积功耗通常是不会明显下降的，达到一定程度会导致严重的问题。
有个流行的传说：在左右的时候，人们已经预测，根据摩尔定律的发展，如果没有什么技术进步的话，晶体管缩小到左右时，其功耗密度可以达到火箭发动机的水平，这样的芯片当然是不可能正常工作的。不过这是按照当时工艺技术水平估计的，后来采取很多办法缓解了这个过程。不过业界现在也没有找到真正彻底解决晶体管功耗问题的方案，实际的做法是一方面降低电压（功耗与电压的平方成正比），一方面不再追求时钟频率。因此在上图中，年以后，CPU频率不再增长，性能的提升主要依靠多核架构。这个被称作“功耗墙”（不同于电子产品中人为设定的功耗墙）。
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既然提高技术节点（缩小工艺），能够降低成本、提高性能和功能、降低功耗，所以工艺技术一段时间迅猛进步，不过很快就遇到问题。问题归纳起来很简单，再缩小难度太大成本太高甚至没办法，而且性能没法提高甚至会下降，还有前面提高的单位面积功耗也是一个问题。
图三：绝缘栅场效应管原理示意图想说说晶体管结构，这是一个最基本的绝缘栅场效应晶体管的结构示意图，是构成开关电路最基本的单元。实际的结构可能有出入，但原理不变。Gate是栅极，可以通俗地看作控制极，Source是源极，Drain是漏极，顾名思义就是通过栅极的电压控制源极到漏极的电流，Oxide是绝缘层（通常是直接生成的二氧化硅），说明是靠电场（和电压成比例）而不是电流控制。数字集成电路中大部分是这样的开关，开关的特性如图四。虚线为理想状态，实际上不可能，蓝色和红色代表实际情况，蓝色为好的状态、红色较差。
图四：场效应管开关特性1、继续缩小工艺的问题
第一个问题是经典模型不灵了
经典物理模型是基于宏观尺度，而原子尺度的计量单位是安，为0.1nm。
10nm的沟道长度，也就只有不到个硅原子而已。晶体管本来的物理模型这样的：用量子力学的能带论计算电子的分布，但是用经典的电流理论计算电子的输运。电子在分布确定之后，仍然被当作一个粒子来对待，而不是考虑它的量子效应。因为尺寸大，所以不需要。但是越小，就越不行了，就需要考虑各种复杂的物理效应，晶体管的电场模型也不再适用。
第二个问题是出现了短沟道效应：晶体管性能依赖的一点是，必须要打得开，也要关得紧。短沟道器件，打得开没问题，但是关不紧，原因就是尺寸太小，内部有很多电场上的互相干扰，以前都是可以忽略不计的，现在则会导致栅端的电场不能够发挥全部的作用，因此关不紧。关不紧的后果就是有漏电流，简单地说就是不需要、浪费的电流。目前，集成电路中的这部分漏电流导致的能耗，已经占到了总能耗的接近半数，所以也是目前晶体管设计和电路设计的一个最主要的目标。
第三问题是，二氧化硅早期是一个绝妙的绝缘层，概括就是方便有效。在尺寸缩小到一定限度时，也出现了问题。别忘了缩小的过程中，电场强度是保持不变的，在这样的情况下，从能带的角度看，因为电子的波动性，如果绝缘层很窄很窄的话，那么有一定的几率电子会发生隧穿效应而越过绝缘层的能带势垒，产生漏电流。可以想象为穿过一堵比自己高的墙。这个电流的大小和绝缘层的厚度，以及绝缘层的“势垒高度”，成负相关。因此厚度越小，势垒越低，这个漏电流越大，对晶体管越不利。而且绝缘栅场效应管的开关性能、工作电流等等，都需要拥有一个很大的绝缘层电容。实际上，如果这个电容无限大的话，那么开关特性，电流就会接近理想化。这个电容等于介电常数除以绝缘层的厚度。显然，厚度越小，面积越大，介电常数越大，电容就越大，对晶体管越有利。绝缘层的厚度要不要继续缩小。实际上在这个节点之前，二氧化硅已经缩小到了不到两个纳米的厚度，也就是十几个原子层的厚度，漏电流的问题已经取代了性能的问题，成为头号大敌。
最后一个关键问题是常规工艺做不出来或者能做出来但代价很大。决定制造工艺的最小尺寸的东西，叫做光刻机。它的功能是，把预先印制好的电路设计，像洗照片一样洗到晶片表面上去，在我看来就是一种bug级的存在，因为吞吐率非常地高。否则那么复杂的集成电路，如何才能制造出来呢？年intel的处理器需要30多还是40多张不同的设计模板，先后不断地曝光，才能完成整个处理器的设计的印制。
所有用光的东西，都存在衍射。光刻机不例外。因为这个问题的制约，任何一台光刻机所能刻制的最小尺寸，基本上与它所用的光源的波长成正比。波长越小，尺寸也就越小，这个道理是很简单的。目前的主流生产工艺采用荷兰ASML（艾斯摩尔）生产的步进式光刻机，所使用的光源是nm的特种(ArF)分子振荡器产生的，被用于最精细的尺寸的光刻步骤。相比目前量产的晶体管尺寸一般是20nm(14nmnode)，已经有了10倍以上的物理尺寸差距，可想而知工艺的难度。
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上面谈到了半导体工艺发展到左右，开始遇到一系列新问题，脚步开始放慢。但人类区别于动物的就是大脑发达，而科学家工程师区别于普通人是更会利用大脑解决问题。当然，这需要大量的实验、资金还有必不可少的运气。
IBM的SOI（绝缘硅工艺）
之前的晶体管下面都有一个非常大的硅基底，叫做耗尽层，并非主要的工作区域(沟道），仅做为吸收平衡电荷用，但这部分会产生漏电流。IBM的工程师（具体我也不知道是谁）把这部分硅直接拿掉，换成绝缘层，绝缘层下面才是剩下的硅，这样沟道就和耗尽层分开了，因为电子来源于两极，但是两极和耗尽层之间，被绝缘层隔开了，这样除了沟道之外，就避免额外漏电，同时也减少了工作区域尺寸，一举多得。纳米之后长期使用，这种工艺一直使用到今天（主要是一些相对较老的工艺）。当然，intel等在此思路基础上发展的改进型high-k绝缘层/金属栅工艺以及FinFET才是现在的主流工艺。
Gestrained（锗掺杂改性）沟道
通过在适当的地方掺杂一点点的锗到硅里面去，锗和硅的晶格常数不同，因此会导致硅的晶格形状改变，而根据能带论，这个改变可以在沟道的方向上提高电子的迁移率，而迁移率高，就会提高晶体管的工作电流从而提高性能。这种方法对P沟道Mos更有效。intel65纳米工艺j就采用了Gestrained。
高K值的绝缘层和金属栅
前面说到二氧化硅厚底降低到一定程度会生产不可忽视的漏电问题，很直接的想法就是找一种没有这问题同时介电常数高（更大的电容意味着更好的开关特性）的代替材料。经过海量的试验，最后找到一种名为HfO2的材料。这个就叫做high-k，这里的k是相对介电常数，也就是高介电常数材料的意思。但是high-k材料有两个缺点，一是会降低工作电流，二是会改变晶体管的阈值电压。原因也找到了都和high-k材料内部的偶极子（带极性和电场）分布有关。high-k材料的电场会降低沟内的道载流子迁移率（影响电流），并且影响在界面上的电子分布态势（影响阈值电压），这样一来就影响开关特性了。但是某些金属（或者合金具体属于商业机密）有一个效应叫做镜像电荷，可以中和掉high-k材料的绝缘层里的偶极子电场对沟道和电子分布的影响。这样一来就两全其美啦。intel45纳米采用了这些技术各方面有一个明显的提高，也带来了巨大的商业利益，摩尔工艺趋势又差不多回归了。
FinFET（英特尔叫做Tri-gate），三栅极晶体管
图五：FinFET示意图传统的晶体管（图三），在尺寸很短的晶体管里面，因为短沟道效应，漏电流是比较严重的。而大部分的漏电流，是通过沟道下方的那片区域流通的。沟道在图上并没有标出来，是位于氧化绝缘层以下、硅晶圆表面的非常非常薄（一两个纳米）的一个窄窄的薄层。沟道下方的区域被称为耗尽层，就是大部分的蓝色区域。SOI工艺解决了漏电问题。于是，intel工程师就认为，不如把沟道都包上绝缘层，把周围都做出栅极，电容大大提高，开关性能进一步提高，因此就形成了图5的结构，本质上就是通过增加栅极达到提高控制能力的结果。这是胡正明（华人美国教授）早期提出的三栅极和环栅晶体管物理理论模型得到了实现。应用于intel22/14纳米工艺（应该是迄今为止性能最好的工艺）。实际上如图六，可以看出大面积包裹的金属栅（Metalgate)。
图六：finFET实际的样子小结：通过各方面神人的努力，当然还有钱的功劳，解决了一个又一个的问题，继续推进半导体工艺向前发展，不过实际上还是处于颓势中（起码是性能和成本上），ITRS已经宣布不再制定新的技术路线图，换言之，权威的国际半导体机构已经不认为，摩尔定律的缩小可以继续下去了。还存在很关键的问题没有解决，除非材料和工艺有重大突破。（待续）
