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编者按:在不久之前,半导体行业观察发布了一篇题为《3nm后,芯片该何去何从?》的文章。在文里,我们详细了3nm后的晶体管选择,当中包括了Gateallaround和IMEC主推的一种被称为“Fork-sheet”的晶体管。在文章中,还介绍了未来晶体管在电压和电流方面面临的挑战。
在本文中,我们接着介绍上文末段提到的CFET晶体管:
上文中,我们解说了CFET的晶体管构造对CMOS基本单元(标准单元)微缩的好处。这次在描述CFET的晶体管结构的同时,说明CFET根据制造方法的不同分为两种。
首先叙述CFET的截面结构。
如图所示,该设计最下层有BPR(BuriedPowerRail)技术的嵌入电源配线(VDD)和嵌入接地配线(VSS),在其上有p沟道MOSFET(pFET)的沟道(Fin或nanosheet),然后是接触电极(底部电极)。pFET和嵌入电源布线(VDD)通过通孔连接。
底部电极上有n沟道MOSFET(nFET)的沟道(Fin或nanosheet),接触电极(顶部电极)围绕沟道而来。底部电极和顶部电极通过通孔连接到第0层金属配线(M0)。
重要的是,CFET是与沟通结构不同的概念。例如,存在着pFET采用FinFET,nFET采用nanosheet结构的这种选择方式。
Monolithic制造和Sequential制造
CFET的制造方法大致分为两种。一种是重复曝光、蚀刻、扩散等工序,将两个晶体管垂直堆积的方法,称作“Monolithic(Monolithic)CFET”。另一种方法是,在制作下侧(底侧)的晶体管后,在其上粘贴其他的晶圆来制造上侧(顶侧)的晶体管,称作”SequentialCFET”。
MonolithicCFET的优点是制造成本低,上下晶体管通过电连接的部分寄生元件(抵抗和静电容量)小。缺点是必需要高纵横比的精细加工,垂直方向的堆积过程复杂,不能选择通道的材料(不能采用化合物半导体等高迁移率材料)。
SequentialCFET的优点是制造过程比较简单,不需要高纵横比的加工,可以选择沟道的材料(可以利用高迁移率材料),上侧和下侧的栅极的连接布局相当自由。弱点是,必需要使形成上侧晶体管的过程保持在相对较低的温度,有可能产生由于芯片的粘合而产生的缺陷,下侧的晶体管有可能因高温而变得不稳定。
具体而言,MonolithicCFET的制造过程如下所述。首先,底部晶体管的沟道和栅电极、顶部晶体管的沟道和栅电极进行层叠。接下来形成底部侧的扩散层(源极和漏极)和接触电极。然后整体上覆盖介质绝缘膜(誘電体絶縁膜),通过CMP(ChemicalMechanicalPolishing)使其平坦化。接着,通过蚀刻除去介质绝缘膜,并且削去层叠构造的硅氮化(Si3N4)膜(绝缘膜),将顶部沟道侧壁露出。
这里的重点是CMP和蚀刻的精密控制。因为我们需要在干净的平面上露出硅氮化膜的侧壁和沟道的侧壁。然后,扩散层(源极和漏极)在顶部的沟道侧壁上外延生长。
在演讲中,他们展示了底部的p沟道FinFET和顶部的n沟道nanosheetFET的样品结果。当中无论哪一个晶体管,都可以根据栅极电压使漏极电流变化了倍以上。而接下来的研究课题是将两个单片进行集成。
来到SequentialCFET方面,其制造如下所述。首先就是形成底部的晶体管。然后用硅氧化(SiO2)膜覆盖住整个表面。通过CMP(ChemicalMechanicalPolishing)将硅氧化膜削薄至约30nm的厚度,并使其平坦化。
除了这个工序之外,我们还需要准备表面用硅氧化膜覆盖的硅片。将该硅片的硅氧化膜朝下,将底部侧的晶体管与形成完的硅片贴在一起。然后在上面的硅片上制作顶部的晶体管。
这里需要解决的问题是通过硅片之间的粘合而使得良率降低。如果将贴合表面的硅氧化膜加厚的话,良率就会继续降低,但是晶体管的性能(工作速度)会下降。相反,如果硅氧化膜变薄,晶体管的性能就会提高,但缺陷会增加。
IMEC展示了用显微镜观察到的,通过改变底部和顶部改变硅氧化膜厚度,使得硅片粘合产生缺陷(空隙)的图像。底部的膜厚分为“薄”“中间”“厚”3个阶段。接合部的膜厚分为“15nm”、“35nm”、“85nm”3个阶段。
在“35nm”的条件下,与“薄”的组合中空隙发生在硅片整体上。在与“中间”的组合中空隙仅减少到硅片的边缘部(边缘)。与“厚”的组合中,没有发生空隙。实现了氧化膜厚度的目标。
SequentialCFET面临的另一个问题
与MonolithicCFET相比,SequentialCFET的制造过程不难。但是制造过程有很大的限制。上回叙述了作为其中之一,在粘贴硅片的层面上产生缺陷的问题和对策。这次解说另一个课题——温度条件。
温度条件是指顶部工程的温度的条件。具体而言,最好将最高温度抑制在℃以下。如果超过℃,底部的设备(晶体管和布线结构等)可能会劣化。
从通常的晶体管形成过程来看,℃的温度条件相当严格。而关键的问题是,用于激活延长(扩散层)的杂质的热处理(℃以上)和用于减少缺陷的热处理(℃前后)。这些热处理都在顶端的晶体管形成过程中实施。如果省略这些热处理,则晶体管(通常,顶部为n沟道MOSFET)的性能不会提高。
针对这个问题,IMEC提供了两个对策。一种是通过应变硅提高n沟道MOSFET的性能。另一种是激光热处理(激光退火)。
在SOI(Silicon-On-Insulator)硅片产品中,有对表面的硅层施加了拉伸应力的产品,称作sSOI(strinedSOI)”硅片。将该sSOI硅片采用在顶端时,顶端n沟道MOSFET的传输电导提高了40~50%左右。尽管省略了外延形成的过程(热处理),但得到了接近有外延(有高温的热处理)的晶体管的电感。将通常的SOI硅片采用在顶端而省略了外延形成的晶体管,与有外延相比,电导的值下降了一半。
进行外延用杂质注入后的激光退火,使用的则是波长为nm的准分子(XeCl)激光器(脉冲周期从纳秒到纳秒)。在n沟道MOSFET和p沟道MOSFET的导通/关闭电流特性下,我们比较了高温尖峰退火(传统的热处理)和激光退火,两者的电流特性没有明显的差异。
因为SequentialCFET是通过硅片的粘合来制造的。硅片的一部分就成为了MOSFET沟道的部分。如果在底部和顶部使用不同材料的硅片,可以制作以不同材料为沟道的CFET。通过选择材料,可以实现性能超过常规硅CMOS的CMOS(CFET)。
例如,硅(Si)的载波迁移率的不对称性很大。传导电子(electron)的迁移率相当高,而空穴(hole)的迁移率较低。换言之,与n沟道MOS相比,p沟道MOS的性能低。因此,在现有的晶体管技术中,通过在p沟道MOS中积极导入应变硅技术,提高了空穴(hole)的迁移率。
相反,在SequentialCFET中,通过选择锗(Ge)作为p沟道MOS的沟道材料,可以提高CMOS装置的性能。因为锗(Ge)的空穴迁移率比Si大幅度高。
另外,化合物半导体的氮化镓(GaN)的导电电子(electron)的迁移率比硅(Si)高,作为功率器件的性能指数在n沟道上比Si高得多。因此,将n沟道MOS的材料变更为GaN,与p沟道MOS的Si组合,能够实现适用于高频用途和功率应用的CMOS芯片。
在上文中,我们详细说明了“SequentialCFET”可以在底部和顶部选择不同的晶体管材料的优点。接下来,我们将详细介绍一个具体的例子。
IMEC在演讲中提到的都是Intel试产SequentialCFET的两个范例:一个是n沟道Si(硅)和p沟道Ge(锗)的CFET;另一个是n沟道GaN(氮化镓)和p沟道Si的CFET。这两个设计发表的日期都是年12月在美国旧金山召开的国际学会IEDM上。
首先要说明一下。底部为n沟道SiFinFET,顶部为p沟道Ge纳米带(纳米片)结构的FET。用于Ge晶体管的Ge通道层通过缓冲层在Si晶片上外延生长。
制造工序如下进行。首先,在直径mm的硅片(Intel称为“DeviceWafer”)中制作n沟道MOS的FinFET。然后在硅片表面上形成用于硅片粘合的氧化膜。另一方面,在另一个硅片(Intel称为“DonorWafer”)上形成Ge层膜。
然后将“DeviceWafer”和“DonorWafer”粘贴在一起。接下来,DonorWafer的大部分通过切开去除。将Ge层进行清洗至适当薄厚度,制作纳米带(纳米片)结构和栅电极。然后形成为了连接底部和顶部的接触和沟道。
通过直径mm的硅片粘合试制的SequentialCFET的Ge晶体管与之前试制的Ge晶体管相比显示出更高的传输电导(饱和值)和更低的关断电流。Ge层的空穴(hole)迁移率约为Si层的3倍。
另一方面,底部为n沟道GaN(氮化镓)MOSFET和顶部为p沟道SiMOSFET,也是将直径为mm的硅片粘贴在一起制造的。GaN沟道层通过缓冲层在半绝缘硅片上外延生长。
在功率方面,与硅(Si)MOSFET相比,确认了GaNMOSFET的导通电阻下降到约四分之一(以反耐压20V进行比较)。与Si相比,可以使电压调节器小型化。
在高频方向上,与Si/SOI晶体管相比,GaN晶体管的功率附加效率(PAE)提高了约20个百分点(工作频率为25GHz~30GHz)。有助于毫米波的第五代(5G)移动通信系统的小型化。
后硅时代,二维材料是选择!
如上所述,构成CMOS逻辑的晶体管技术将来也将以硅(Si)半导体为基础进行进化。被期待下下次来到FinFET的“次次世代晶体管技术“CompulementaryFET(C(Compulementary)FET)”也基本上使用硅。
那之后会怎么样呢。我们需要一种可以解决硅通道变细会造成问题的“短通道效应”和硅通道变薄时所造成的“载流子迁移率降低”这两方面的方法。
解决方案的候补就是采用硅以外的材料作为通道。例如,如前闻所述,将SequentialCFET的信道材料改为高迁移率的锗(Ge)或氮化镓(GaN)。
另一个候选是在沟道上选择二维(2D)材料。二维(2D)材料厚度比原子层的一层或几层薄。原理上,即使精细化也很难产生短沟道效应。而且理论上载波的迁移率相当高。这被认为是亚纳米(Sub-nm)技术世代的晶体管候补。
二维(2D)材料的代表是过渡金属(TransitionMetal)和硫族化合物(Chalcogenide)“过渡金属二硫族化合物(TMD)”。由于由1个金属(M)原子和2个硫族化合物(X)原子构成,所以一般组成为“MX2”。有望运用在晶体管的材料是将钨(W)、钼(Mo)、Hf(Hf)等过渡金属和硫(S)、硒(Se)等硫族化合物组合而成的TMD。其主要原因是层状物质和能带隙(即半导体)。
MOSFET的栅极长度在理论上由沟道的厚度和沟道材料的比介电常数决定。厚度越薄,介电常数越低,理论上的栅极长度越短。例如,二流钨(WS2)和二流钼(MoS2)的比介电常数低于硅的一半。
IMEC表示,在3nm,比较硅FinFET和二流化钨(WS2)晶体管的漏极电流和沟道长度。可以发现在沟道长度小于10nm的区域中,FinFET产生了强烈的短沟道效应。但来到WS2的晶体管中,即使沟道长度小于10nm也不会产生短沟道效应。
接下来,我们对二维材料做一个更详细的阐述。
我们所熟悉的硅(Si)、锗(Ge)等半导体材料被称为“三维材料”,因为他们的晶体形成三维结构。原子在三维方向上相互连接,原子间在三维方向上紧密结合。载流子在三个维度上向任何方向流动。
但在二维(2D)材料中,原子在水平方向(水平方向)上结合牢固,但在垂直方向(垂直方向)的每个原子层中存在弱结合。结果,晶体具有层状结构。单原子层的厚度短至约1nm。
二维材料的每个原子层都通过范德华力弱结合。因此,它可以通过所谓的“解理”作为层状材料取出。典型的二维材料是石墨,可以将其劈开以形成层状材料石墨烯。
在MOSFET中,当沟道缩短时,阈值电压下降的“短沟道效应”阻碍了晶体管的继续微缩。作为对策,我们可以设法使得沟道更薄。然而,如果硅(Si)沟道做得太薄,载流子迁移率可能会降低。
二维材料与单原子层一样薄。因此,原则上不太可能发生短沟道效应。此外,由于载流子仅沿二维方向流动,因此可以预期迁移率等于或高于硅(具有一定厚度)的迁移率。
当然,即使在2D材料中,半导体也用于晶体管沟道。如前文所述,过渡金属和硫属化物的化合物“过渡金属二硫属化物(TMD)”是一种二维半导体材料,这也是一种很有前途的沟道材料候选。
具体而言,“钨分流(WS2)”和“钼分流(MoS2)”已经成为研究的主题,并且通过实际原型制作晶体管来评估晶体管的特性。
2D晶体管(FET)的结构相当简单。就是使用背栅结构和双栅结构。虽然这些结构适用于表征,但并不适用于集成电路。适合大规模生产的集成电路的实现和商业化面临许多挑战,例如低电阻接触的形成、杂质扩散(掺杂)的控制、栅极堆叠的控制以及高质量薄层的生长技术。
在这种情况下,IMEC将WS2加入到forksheet结构的纳米片沟道中,并通过模拟评估了特性。与硅纳米片结构的FET相比,WS2FET可以在更高的频率下以相同的功耗运行。这是一个让我们对未来充满希望的结果。
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