选自anandtech

作者：RyanSmith

机器之心编译

编辑：陈萍、杜伟

对于英特尔来说，Intel4是一个重要的里程碑，它既是英特尔第一个集成EUV的工艺，也是第一个跳出陷入困境的10nm节点的工艺。

本周举行的IEEE年度VLSI研讨会是业界披露和探讨新芯片制造技术的重大活动之一。今年最受期待的演讲之一莫过于英特尔介绍的Intel4工艺的物理和性能特征，该工艺计划将用于年的产品中。

Intel4工艺对于英特尔来说是一个重要的里程碑，因为它是英特尔第一个集成EUV的工艺，也是第一个跨越陷入困境的10nm节点的工艺。对于英特尔而言，Intel4将助其重新夺回晶圆厂的霸主地位。

英特尔本来计划在当地时间周二发表题为「Intel4CMOS技术，采用面向高密度和高性能计算的高级FinFET晶体管」的演讲。但在展会开始之前，英特尔重新发布了有关Intel4的相关数据，让我们第一次看到了该工艺的更多信息。

Intel4即为以前的英特尔7nm工艺，是其第一次在芯片上采用EUV光刻技术。EUV的使用保证了英特尔可以绘制出更先进制造节点所需的更小特征，同时使其通过多模式DUV技术减少制造步骤。

Intel4的研发对英特尔来说是一个关键节点，最终摆脱了10nm工艺。英特尔虽然已经竭力制造出适合10nm工艺节点的产品，尤其是最近的10nm增强SuperFin变体（我们熟悉的Intel7）。但英特尔试图通过10nm在缩放和大量新制造技术等方面一次实现太多事情，却导致其出现了倒退。

因而，英特尔在第一个EUV节点上可能不会采取太过激进的策略，总体采用更加模块化的开发方法，逐步实现新技术，并在必要时进行调试。

Intel4将首先用于英特尔即将推出的MeteorLake客户端SoC，该SoC有望成为英特尔14代酷睿处理器系列的基础。尽管要年出货，但英特尔已经在实验室中启动并运行了MeteorLake。

除了在工艺技术取得显著进步之外，MeteorLake还将成为英特尔首个基于tile/chiplet的客户端CPU，它混合使用了I/O、CPU核心和GPU核心的tile。

Intel4物理参数：密度是Intel7的两倍，继续使用钴

对于Intel4工艺，英特尔着手解决一些不同的问题。首先是密度，英特尔仍在努力保持摩尔定律的生命力，更高的晶体管密度可以在相同的硬件下提供更小的芯片，或者通过更新的设计集成更多的核心（或其他处理硬件）。

根据英特尔公布的数据，Intel4的鳍片间距降至30nm，是Intelnm间距的0.88倍。同样，接触栅之间的间距也有之前的60nm降至了50nm。最重要的是，最下层（M0）的最小金属间距也为30nm，是Intel7上M0间距大小的0.75倍。

此外，英特尔的LibraryHeight也降低了，Intel4上高性能（HP）库的单元高度为nm，仅是Intel7上单元高度的0.59倍。因此英特尔称Intel4的密度比Intel7增加了两倍，晶体管的尺寸减少了一半，这意味着传统的、全节点晶体管密度的改进。

由于芯片是2D结构，英特尔使用的度量标准是将HP单元高度乘以接触的多晶硅间距。在这种情况下，Intel7的单元面积为24,nm^2，Intel4为12,nm^2，后者是前者单元面积的0.49倍。

不过，Intel4上的SRAM单元大小仅为Intel7上相同单元的0.77倍左右。因此，虽然标准化逻辑单元的密度翻了一番，但SRAM密度仅提升了30%左右。

此外，英特尔虽然也谈及了标准单元的密度，但并没有正式披露实际的晶体管密度数据。目前，英特尔给出的说法是，总体晶体管密度降为目前提供的2x倍。Intel7的HP库的密度为8,万个晶体管/nm^2，Intel4的HP库的密度大约为60MTr/mm^2。

这些数字都是针对英特尔低密度高性能库，因此高密度库会成为后续明显的问题。传统上，这些数字会进一步压缩以换取时钟速度的降低。然而，英特尔不会为Intel4开发高密度库。Intel4将是一个纯粹的高性能节点，高密度设计将伴随下一代Intel3到来。

这种不寻常的研发策略来源于英特尔在工艺节点开发中的模块化努力。在接下来五年左右，英特尔基本上会采取稳健的节点开发策略，基于EUV或High-NA机器开发一个初始节点，然后在此基础上推出更加精炼或优化的继任者。就Intel4而言，虽然它在英特尔的发展中为EUV做了重要的开创性工作，但该公司未来更希望Intel3成为更长寿的EUV节点。

这一切都意味着不需要Intel4的高密度库，英特尔计划在一年左右的时间里让功能更全面的Intel3所取代。Intel3在设计上与Intel4兼容，因此可以清楚地看到英特尔在时间允许的情况下推动自己的设计团队使用后者的流程。英特尔代工服务客户也将面临相似的情况，他们可以使用Intel4，但IFS需要更专注于提供对Intel3的访问和设计帮助。

回到Intel4本身，与英特尔的10nm工艺制程相比，新节点对金属层有了重大改变。英特尔在其10nm工艺制程的最底层用钴取代了铜，该公司认为这可以延长晶体管寿命。遗憾的是，从性能（时钟速度）来讲，钴的性能其实没有那么好，长期以来，人们一直怀疑，改用钴是英特尔10nm开发的主要障碍之一。

对于Intel4，该公司仍在生产过程中使用钴，但现在不再使用纯钴，而是使用所谓的增强型铜（EnhancedCopper，eCu），即铜包覆钴。eCu将二者结合起来，这样既能保证掺杂铜金属化层的性能，又能获得钴的电迁移电阻优势。

虽然英特尔不再使用纯钴，但在某些方面，他们对钴的使用总体上在增加。英特尔的10nm工艺仅在接触栅极和前两层金属层中使用了钴，而Intel4正在将eCu的使用扩展到前5层。因此，英特尔芯片中最低三分之一的完整金属层堆叠使用的是钴包铜。然而英特尔已经从栅极本身中移除了钴，现在是纯钨，而不是钨和钴的混合物。

总体来说，Intel4的金属层数量比Intel7有所增加，后者有15个用于逻辑的金属层，而Intel4有16层。

除了更加紧密的栅极和金属层pitches，英特尔在改变互连设计方面也改进较大。在Intel4中，英特尔已经转向网格互连设计。简而言之，Intel4只允许Via通过预先确定的网格在金属层之间，而此前Via可以放置在任何地方。

英特尔表示，网格的使用通过减少可变性以及优化设计提高了工艺的产量。这一改变还有一个额外好处，使英特尔不必为互联使用复杂、多模式的EUV。

EUV的使用使得英特尔减少了制造芯片所需的步骤和掩膜数量。虽然没有给出绝对数字，但Intel4需要的掩膜数量比Intel7减少了20%。

此外，EUV的使用也对英特尔产生了积极的影响，虽然该公司没有提供确切的数字。

Intel4：频率提高21.5%，功耗降低40%

除了密度方面的改进，英特尔在频率和能效方面都取得了高于平均水平的提升。

行业标准核心的电路分析显示，在匹配功率为0.65V时，Intel4性能比Intel7提高了21.5%；在高电压下，匹配功率8VT比6VT可获得5%的性能增益。

在等功率为0.65v的情况下，与Intel7相比，Intel4的时钟速度提高了21.5%。在0.85v及以上时，等功率增益接近10%。

Intel4在电源效率方面收益更大，在等频即2.1GHz左右，Intel4的功耗降低了40%。随着频率的增加，收益递减。

总而言之，英特尔是在不断提升产品性能，例如在去年夏天的工艺路线图更新中讨论的Intel4的每瓦性能提升20%，去年，英特尔一直在接近Intel4开发的终点线，因此正如他们所预想的那样，英特尔似乎正在实现性能提升。

与此同时，英特尔也报告称从Intel7到Intel4，他们在成本上取得了良好的发展，不过该公司没有提供具体数字。1EUV层确实比1DUV层更贵，但由于EUV消除了一堆多重模式（abunchofmulti-patterning），这有助于通过减少总步骤数来降低总成本。改用EUV也减轻了英特尔的资金压力。

最后，英特尔希望在年推出MeteorLake和第一代Intel4产品，英特尔能够以多快的速度让其新工艺节点启动并付诸到大批量制造的标准，还有待观察。不过由于MeteorLake样品已经在英特尔的实验室中，英特尔离最终进入EUV时代越来越近。但对于英特尔来说，要实现所有的目标，不仅意味着要扩大希尔斯伯勒工厂的产量，还意味着要将他们的工艺迁移到生产Intel4的工厂。

原文链接：

转载请注明:http://www.aideyishus.com/lkyy/3708.html